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直拉单晶炉设备简介、结构(1) 31P

直拉单晶炉设备简介、结构1.pptx

直拉单晶硅工艺技术主讲教师:裴迪石油化工学院1第二章第二章 直拉单晶炉直拉单晶炉? 直拉单晶炉是用于直拉法单晶生长的设备。? 炉子分两部分组成:机械部分和电控系统。? 炉体为一带水套的不锈钢炉室,其内装有由石墨加热器和石墨保温套构成的热场。? 籽晶轴和坩埚轴分别从炉室顶部和底部插入炉内,两轴具有转动和升降的机械传动系统。? 下轴顶端装有石英坩埚,埚内可装入多晶硅料以供拉晶用?????????为了提高生产效率,降低成本,也为了保证器件参数的一致性、可靠性,都希望直拉单晶大直径化,设备控制高度自动化。目前世界上已制造出了装料量达 400kg以上,单晶直径达 300mm以上,从抽空到拉晶结束全部自动化控制,且稳定性、可靠性极好的大型直拉单晶设备。为了提高单晶的内在质量或者某方面参数的特殊要求,也出现了磁场法直拉单晶炉和具有两个主炉室的连续加料直拉单晶炉等。直拉单晶炉的需求直拉单晶炉的改良1.为了缩小设备高度、增加稳定性,目前普遍采用软轴代替原来的硬轴;2.为了实现重复加料及重复拉晶,都采用一下一上两个炉室(主室和副室);?????????3.为了确保真空度和转动的稳定性,大都在上、下轴的旋转部分安装磁流体密封。4.为了加大了投料量,在电源、水冷及炉压监控上,采用了多种安全保障措施和安全装置,电气上做到了全程自动控制和数据交换,温度自控、等径自控和安全报警等。直拉单晶炉的改良?????国内最早生产直拉单晶炉的专业厂家是西安理工大学工厂,该厂技术力量雄厚,机加工能力很强,从事直拉单晶炉主要有 TDR-70、 TDR-80、 TDR-90、 TDR-120等多种炉型。其中,TDR-120炉是 2007年面世的,设计装料量 120kg,实现了全过程自动控制,设计上有较大的改进。1961年,在中国科学院半导体物理所林兰英院士的亲自指导下,北京机械学院工厂(西安理工大学工厂的前身)的技术人员与半导体物理所的技术人员共同研制出了我国第一台人工晶体生长设备, TDK-36型单晶炉,并且成功拉制出了我国第一根无位错的硅单晶,单晶质量接近当时的国际先进水平。?????????20世界 80年代后期,我国半导体材料工业迅速发展,国内半导体材料制造厂家大量引进美国KAYEX?CG3000型软轴提拉单晶炉。为满足我国半导体材料工业不断发展的需要, 1988年西安理工大学工厂承担了国家七五科技攻关项目,研制成功了TDR- 62系列软轴单晶炉?????????TDR- 62系列软轴单晶炉 ,投料量增至 30kg,拉制单晶直径 125mm。该炉采用软轴提拉机构 ,大大降低了设备高度。等径控制采用 IRCON光学高温计、计算机对直径信号进行控制。我国区熔硅单晶的发展也非常快 ,特别是 75~100mm区熔硅单晶的需求量在不断上升,为此, 1989年年我们研制成功TDL-FZ35型区熔炉。?????????TDL-FZ35型区熔炉,用以生产功率器件所需75~100mm的高质量硅单晶。该设备设置有晶体夹持机构 ,以保证稳定生长 75~100mm单晶。在该设备中首次采用了大直径焊接波纹管副室结构,传动部件采用精密滚动丝杠、直线运动导轨、直流力矩机等精密传动机构,提高了整机的运动稳定性。其各项指标均达到国际先进水平,到目前为止仍是国内75~100mm区熔硅单晶主要生长设备。为了满足市场对 150~200mm的需求,????????1996年开发生产了 TDR-80型直拉硅单晶炉,该单晶炉籽晶在炉内有效行程为 2500mm?,坩埚行程为 400mm?,炉室内径 800mm,投料量达到 60kg,拉制单晶直径 200mm。炉盖为椭圆封头形式,副室炉门的开启与闭合采用机械联动

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用555芯片设计的施密特触发器电路1 2P

用555芯片设计的施密特触发器电路1.doc

用 555 芯片设计的施密特触发器电路 (1)当 ui=0 时,由于比较器 C1=1、C2=0,触发器置 1,即 Q=1、 ,uo1=uo=1。ui升高时,在未到达 2VCC/3 以前,uo1=uo=1 的状态不会改变。 (1)当 ui=0 时,由于比较器 C1=1、C2=0,触发器置 1,即 Q=1、 ,uo1=uo=1。ui升高时,在未到达 2VCC/3 以前,uo1=uo=1 的状态不会改变。 (2)ui 升高到 2VCC/3 时,比较器 C1 输出为 0、C2 输出为 1,触发器置 0,即 Q=0、 ,uo1=uo=0。此后,ui 上升到 VCC,然后再降低,但在未到达 VCC/3 以前,uo1=uo=0的状态不会改变。 (1)当 ui=0 时,由于比较器 C1=1、C2=0,触发器置 1,即 Q=1、 ,uo1=uo=1。ui升高时,在未到达 2VCC/3 以前,uo1=uo=1 的状态不会改变。 (2)ui 升高到 2VCC/3 时,比较器 C1 输出为 0、C2 输出为 1,触发器置 0,即 Q=0、 ,uo1=uo=0。此后,ui 上升到 VCC,然后再降低,但在未到达 VCC/3 以前,uo1=uo=0的状态不会改变。 (3)ui 下降到 2VCC/3 时,比较器 C1 输出为 1、C2 输出为 0,触发器置 1,即 Q=1、 ,uo1=uo=1。此后,ui 继续下降到 0,但 uo1=uo=1 的状态不会改变。

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影响倒角加工效率的工艺研究-康洪亮 4P

影响倒角加工效率的工艺研究-康洪亮.doc

影响硅片倒角加工效率的工艺研究康洪亮 陶术鹤 张伟才一、引言 在半导体晶圆的加工工艺中,对晶圆边缘磨削是非常重要的一环。晶锭材料被切割成晶圆后会形成锐利边缘,有棱角、毛刺、崩边,甚至有小的裂缝或其它缺陷,边缘的表面也比较粗糙。而晶圆的构成材料如 Si、Ge、InP、GaAs 、SiC等均有脆性。通过对晶圆边缘进行倒角处理可将切割成的晶圆锐利边修整成圆弧形,防止晶圆边缘破裂及晶格缺陷产生,,增加晶圆边缘表面的机械强度,减少颗粒污染。同时也可以避免和减少后面的工序在加工、运输、检验等等工序时产生的崩边。倒角后的晶圆由于有了一个比较圆滑的边缘,不易再产生崩边,使后面工序加工的合格率大幅提高。在抛光工艺中,如果晶圆不被倒角,晶圆锋利的边缘将会给抛光布带来划伤,影响抛光布的使用寿命,同时也影响到产品的加工质量(如晶圆的划道)。如硅晶圆除用于太阳能电池制造还常用于制造集成电路。晶圆在制造集成电路的多个工序中,需要多次在 1000 多度的高温中进行氧化、扩散和光刻。如果晶圆边缘不好,如有崩边、或边缘没有被倒角,升温和降温的过程中,晶圆的内应力得不到均匀的释放。在高温中晶圆非常容易碎裂或变形,最终使产品报废,造成较大的损失。由于晶圆边缘不好,掉下来的晶渣,如果粘在硅晶圆的表面,将会给光刻工艺的光刻版造成损坏,同时造成器件的表面有针孔和曝光不好,影响产品的成品率。同时,通过边缘倒角可以规范晶圆直径。通常晶圆的直径是由滚圆工序来控制的,由于滚圆设备的精度所限,表面的粗糙度和直径均无法达到客户的要求,倒角工序能很好的控制晶圆直径和边缘粗糙度。晶棒滚磨后,其表面十分粗糙,在后续的传递和切割过程中,边缘损伤会因为机械撞击向内延伸,晶圆切割成型后,边缘存在一圈微观的损伤区域[1] 。在今年的目标责任书中,今年产量比去年增加 30%,此外,在今年的生产加工中,多次由于倒角设备故障及检修影响整个生产线的进度,在不增加设备的情况下,如何挖掘现有设备及人员的潜力,提高倒角加工效率,是个重要的研究课题。二、实验原理目前国内半导体材料加工厂家,大多使用的设备是日本东精精密产的 W-GM 系列倒角机和大途株式会社的 WBM系列倒角机[2] ,普遍采用八英寸倒角砂轮。当前国内倒角机设备使用的磨轮从制造方法上分主要有两种类型:一种是电镀法的磨轮;一种是烧结法的磨轮。电镀法的磨轮主要是美国生产的Diamotec 和 Nifec 等,烧结法的磨轮主要有日本的 Asahi(SUN)、KGW 等。倒角工艺主要是根据倒角设备的情况和所使用的磨轮磨削材料的粒度选定合适的磨轮转速、硅片转速、硅片去除量、倒角圈数、磨轮型号、切削液类型、切削液流量等来生产出满足客户需求的产品。倒角机用于对晶圆边缘进行磨削,晶圆通常被真空吸附在承片台上旋转,图 1 倒角机加工示意图通过控制晶圆运动,由带 V 型槽的砂轮高速旋转对晶圆边缘进行磨削 [3]。我们单位自动倒角机最多的是大途株式会社的 WBM-2200 倒角机,其加工步骤是:取片→测厚→对中→移载到倒角吸盘→倒角→移载到甩干吸盘→甩干→测直径对位→放回花栏。其中取片 测厚 对中 移载 等加工步骤时间是比较固定的,只有 倒角和甩干时间是可以进一步挖掘潜力的。所以我们从这两方面进行分析。为了实验方便 我们只选用带一个参考面的晶圆进行分析三、实验部分 3.1 设备和仪器 WBM-2200 倒角机,秒表。 3.2 原材料 2、3、4、5 英寸硅切割片,2 寸晶圆主参 16mm,3 寸晶圆主参 22mm,4寸晶圆主参 32.5mm,5 寸晶圆主参 42mm,厚度 260~620um ,晶片 TTV 值不大于 10um,Warp 值不大于 30um。 槽

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一种基于MEMS技术的压力传感器芯片设计-王大军 4P

一种基于MEMS技术的压力传感器芯片设计-王大军.pdf

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芯片知识介绍 43P

芯片知识介绍.pptx

课程名称:芯片知识介绍课程版本号:课程编制:课程讲解:培训对象:产线基层员工晶片基本知识介绍 目 录晶片分类简介1晶片制程简介2常用晶片参数3附录-产业名词汇总4晶片发光颜色及材质分布晶片分类晶片一般晶片二元 三元高亮晶片四元AS TS OMAInGaN四元晶片结构蓝光晶片结构蓝光 ITO晶片的差别金屬接觸層~60% >90% ITOITO相对普通晶片亮度提升 30%以上!!晶片制程简介总流程(以蓝光例)磊晶制程?在 蓝 宝石基板( Sapphire)上成 长 氮化稼系磊晶 层 ,成品 简 称 Epi Wafer前制程(Front End)?包括晶片 电 极形成及晶 圆 抽 样针测 两大步骤后段制程(Back End)?晶片 电 子特性 针测 、晶 圆 研磨 /切割、分类 、目 检 帖 标签 入 库 …1.磊晶片透过不同磊晶成长法,制造 Ⅲ Ⅴ 族化合物半导体,如:磷化镓 ( GaP)、砷化镓( GaAs)、磷砷化镓 (AsGaP) 、砷化铝镓 ( AlGaAs)、磷化铝铟镓( AlGaInP)、氮化铟镓( GaInN)等磊片。2.晶片的组成原物料:主要为 Ⅲ —Ⅴ 及 Ⅱ —Ⅵ 族化学元素:磷( P)、镓( Ga)、砷( As)、铝( Al)等。如:黄绿色光:磷化镓( GaP);红 光:砷化铝镓( AlGaAs)、磷砷化镓( AsGaP);黄 光:磷化铝铟镓( AlGaInP);蓝 光:氮化铟镓( GaInN)。3.所有晶片及 PAD尺寸标注单位均为 mil。如: 10mil≈0.250mm; 11mil≈0.280mm;12mil≈0.300mm; 8mil≈0.203mm;LED发光原理电流与电压关系电流与波长的关系温度与波长的关系温度与光强的关系温度与电压的关系晶片的正确使用及影响因素1.晶片的正确使用:固好晶片的材料原则上要求室内湿度在 40以下。晶片扩张温度设定:自动片蓝膜: 40℃ ±10℃ ;手动片白膜: 40℃ ±10℃扩张越开,背胶胶量好管控,不易造成银胶过高 IR,间隔以 1.86 mm为 佳。银胶量为晶片高度的 2/5最佳, (1/4~1/2晶片高度 )。2. Bonding 焊接位置及压力对晶片电性均会有影响。B/D压力重易打损晶片造成晶片内崩,另接电面积小,第一焊点位置打 偏也会影响 IR。故要求每换不同型号的晶片,焊线均需调整距离(钢嘴到第一焊点的距离)及压力。3.检测条件:电流设定: 20mA;电压( VFV)设定根据不同晶片规格设定:E: 2.0; G: 2.1; Y: 2.1; H: 2.1;SR/SRD/LR/UR: 1.8; LY/UY: 2.1。晶片的正确使用及影响因素? 影响晶片特性的主要因素:? 晶片自身不良:– 晶片切割不良,晶片 PAD(接垫)不平整,晶片铝垫镀层不良(有凹洞)。– 晶片材质不良:? 影响晶片 VF值的主要因素在于晶片背金(晶片背面的金属附著是否够,检测方式可用 TAPE贴粘晶片的背面,看底部的金属附著是否会脱落)。(背面金属附著)背金分布有全金、点金,分布不同其电流不同以至影响其 VF。? 分析晶片首先将外形尺寸及铝垫大小进行测量,因不同大小的晶片制程工艺不同,然后分析所有材料(不同的方面:正面、侧面、上层、中层、下层所用材料均不同)。? 一般晶片除了底部不发光,其它五个侧面都能发光,主要靠表面发光,晶片 PAD(接电)的大小(及第一焊点线球的大小)会影响晶片的发光。? 晶片 PAD(接电)有加天线可以增进电流分布。常用晶片参数晶片 定义晶片定义 右图在 1/100~ 1/1

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芯片设计实现介绍 38P

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芯片设计实现介绍北京中电华大电子设计有限责任公司微电子技术l 20世纪最伟大的技术l 信息产业最重要的技术l 进步最快的技术基尔比 (Jack Kilby)的第一个安置在半导体锗片上的电路取得了成功- “ 相移振荡器 ” , 世界上第一块集成电路 在 TI诞生 ,基尔比据此获得诺比尔物理奖。?芯片是现代社会生活消费类产品的基石 ?集成电路和集成电路设计概念l 集成电路:把组成电路的元件、器件以及相互间的连线放在单个芯片上,整个电路就在这个芯片上,把这个芯片放到腔体中进行封装,电路与外部的连接靠引脚完成。l 集成电路设计:根据电路功能和性能的要求,在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下,尽量减小芯片面积,降低设计成本,缩短设计周期,以保证全局优化,设计出满足要求的集成电路。l 集成电路设计 输出: 最终输出是掩膜版图 GDS数据 ,通过制版和工艺流片可以得到所需的集成电路 。 设计与 加工 之间的接口 是 版图 数据。微电子技术飞速发展与摩尔定律l 自从芯片诞生以来,芯片的发展基本上遵循了英特尔公司创始人之一的 Gordon?E.?Moore?1965年预言的摩尔定律。该定律说: ??当价格不变时, 集成电路 上可容纳的 晶体管 数目,约每隔 18个月便会增加一倍,性能也将提升一倍。换言之,每一元所能买到的 电脑 性能,将每隔 18个月翻两倍以上。l 芯片设计是集成电路产业链中的关键环节,是连接市场需求和芯片加工的重要桥梁,是表现芯片创意、知识产权与专利的重要载体。设计的本质是创新,芯片加工工艺存在着物理限制的可能,而芯片设计则可以在不同层次的加工舞台上发挥无尽的创造活力,从这个意义上说,忽略设计,就忽略了明天,掌握了设计,就掌握了未来集成电路设计过程和方法集成电路的设计过程 :设计创意 + 仿真验证是功能要求行为设计( VHDL)行为仿真综合、优化 —— 网表时序仿真布局布线 —— 版图后仿真否是否否是Sign off电子设计自动化电子设计自动化CAD辅助设计支持规模越来越大、复杂度越来越高的芯片开发l 第一代 IC设计 CAD工具出现于 20世纪 60年代末 70年代初,但只能用于芯片的版图设计及版图设计规则的检查。l 第二代 CAD系统随着工作站的推出,出现于 80年代。其不仅具有图形处理能力,而且还具有原理图输入和模拟能力 。l 如今 CAD工具已进入了第三代,称之为 EDA系统。其主要标志是工具支持全流程系统级到版图设计。 芯片分层分级设计l 系统级l 算法级l 寄存器传输级( RTL)l 门级l 电路(开关)级l 物理级系统级 行为、性能描述CPU、存储器、控制器子系统、电路板算法级 I/O算法 硬件模块、数据结构部件间物理连接RTL级 状态表 ALU、寄存器、MUX宏单元门级 布尔方程 门、触发器单元版图电路级 微分方程 晶体管、电阻、电容晶体管版图物理级 全芯片版图芯片设计规模和加工工艺节点l 设计规模:一般以等效逻辑门来计算,一个二输入与非门算 1个门,一个触发器等效 6个门,现在 SoC都在 100万门 -1000万门级别。l 工艺节点:一般以 MOS晶体管沟通长度的特征值来表征工艺节点,如 0.18um、 0.13um、 90nm、 65nm、40nm、 28nm,为了降低成本,缩小芯片面积,还会有0.162um、 0.11um、 55nm等半工艺节点,它是通过光学的处理方法把版图数据 X、 Y方向各缩小 10%,达到面积缩小 20%。SMIC?0.18um工艺 MOS器件沟道长度l MOS器件沟道长度为 0.18um,是标准的0.18um工艺,版图设计为0.18um,最

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芯片设计和生产流程 24P

芯片设计和生产流程.pdf

芯片设计和生产流程大家都是电子行业的人,对芯片,对各种封装都了解不少,但是你知道一个芯片是怎样设计出来的么?你又知道设计出来的芯片是怎么生产出来的么?看完这篇文章你就有大概的了解。复杂繁琐的芯片设计流程芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出必要的 IC 芯片(这些会在后面介绍)。然而,没有设计图,拥有再强制造能力都没有用,因此,建筑师的角色相当重要。但是IC 设计中的建筑师究竟是谁呢?本文接下来要针对 IC 设计做介绍。在 IC 生产流程中,IC 多由专业 IC 设计公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的 IC 芯片,提供不同规格、效能的芯片给下游厂商选择。因为 IC 是由各厂自行设计,所以 IC 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗 IC 芯片时,究竟有那些步骤?设计流程可以简单分成如下。www.bbcyw.com设计第一步,订定目标在 IC 设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。规格制定的第一步便是确定 IC 的目的、效能为何,对大方向做设定。接着是察看有哪些协定要符合,像无线网卡的芯片就需要符合 IEEE 802.11 等规範,不然,这芯片将无法和市面上的产品相容,使它无法和其他设备连线。最后则是www.bbcyw.com确立这颗 IC 的实作方法,将不同功能分配成不同的单元,并确立不同单元间连结的方法,如此便完成规格的制定。设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画,将整体轮廓描绘出来,方便后续制图。在 IC 芯片中,便是使用硬体描述语言(HDL)将电路描写出来。常使用的 HDL 有 Verilog、VHDL 等,藉由程式码便可轻易地将一颗 IC 地功能表达出来。接着就是检查程式功能的正确性并持续修改,直到它满足期望的功能为止。▲ 32 bits 加法器的 Verilog 范例。有了电脑,事情都变得容易有了完整规画后,接下来便是画出平面的设计蓝图。在 IC 设计中,逻辑合成这个步骤便是将确定无误的 HDL code,放入电子设计自动化工具(EDAtool),让电脑将 HDL code 转换成逻辑电路,产生如下的电路图。之后,反www.bbcyw.com覆的确定此逻辑闸设计图是否符合规格并修改,直到功能正确为止。▲ 控制单元合成后的结果。最后,将合成完的程式码再放入另一套 EDA tool,进行电路布局与绕线(PlaceAnd Route)。在经过不断的检测后,便会形成如下的电路图。图中可以看到蓝、红、绿、黄等不同颜色,每种不同的颜色就代表着一张光罩。至于光罩究竟要如何运用呢?www.bbcyw.com▲ 常用的演算芯片- FFT 芯片,完成电路布局与绕线的结果。层层光罩,叠起一颗芯片首先,目前已经知道一颗 IC 会产生多张的光罩,这些光罩有上下层的分别,每层有各自的任务。下图为简单的光罩例子,以积体电路中最基本的元件 CMOS为範例,CMOS 全名为互补式金属氧化物半导体(Complementary metal–oxide–semiconductor),也就是将 NMOS 和 PMOS 两者做结合,形成CMOS。至于什么是金属氧化物半导体(MOS)?这种在芯片中广泛使用的元件比较难说明,一般读者也较难弄清,在这裡就不多加细究。下图中,左边

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芯片设计过程 4P

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编者按原文由小熊在线最先发表,介绍了 navida 公司设计图象处理芯片(GPU)的全过程,本站对文章中一些专业内容进行了修改和补充,让大家可以对大规模芯片设计的过程,以及 FPGA 在 IC设计中的作用,有一个形象的了解。前言人类对视觉信号天生的敏感决定了对图形处理硬件性能的渴求成了现阶段硬件产业最炙手可热的话题。 与满足听觉的音频设备相比,现在的图形处理技术水平给图形处理还留有很大的发展空间, 这就决定了这个产业的竞争充满了变数,在技术开发和市场推广策略上稍有不慎就会别别人赶超。 为了应付激烈的行业竞争, 设计出更高性能的图形处理芯片已经成为各个厂商保持自身竞争力水平最重要的手段。 今天我就来大家做一次特殊的旅行,了解图形芯片设计研发的全过程,事实上现在绝大多数的芯片设计厂商都是依照这个程序来进行新品研发的。确定研发方案和硬件语言描述与任何一个靠生产产品谋求发展的企业一样,设计推出一款新的 GPU 的第一步理所当然的是市场的调研和产品的开发规划。在这段时间内,未来产品的相关定位,主要占领的市场范围等话题都被提到桌面上讨论,这些问题讨论的结果最终将决定产品最终的研发方案的大体内容:研发成本,研发周期以及开发过程中需要的资源等等。接下来就要在研发方案确定的大方向的技术上研究从生产工艺,芯片代工等具体的细节问题进行商议。在成本的限制范围内决定诸如集成晶体管数量等物理参数;紧接着就要在符合生产工艺的芯片代工厂中做出选择了,决定这个的因素很多,当然第一点是能提供生产芯片要求的工艺水平,比如 0.15 微米,0.13 微米,甚至 90 纳米,其次是代工厂的产品质量和价格因素。当然很多时候芯片在设计的时候就计划使用比较超前的工艺,保证选择的代工厂(即芯片生产的公司比如 TSMC )在芯片设计完成开始投片的时候完成相关工艺改造是十分重要的,如果你在这一点上面做出错误的判断,那对公司造成的损失是巨大的,因为图形芯片行业是一个最求速度的产业,在生产工艺已经决定的情况下,如果要在回过头来修订工艺指标,那进行的工作又会持续几个月,其中的工作量不比重新一块芯片要少多少!当这一切前期环节确定以后,就开始我们这篇文章最主要的部分了,显示芯片构架的设计。一个设计团队被组织起来定义 GPU 支持的技术特征并且制定整个设计工作的日程表(比如团队 1在三周内完成反锯齿单元的设计)。在我们深入介绍芯片的设计过程之前,我们先来了解一下现在芯片制造公司一般的设计流程。 现在,芯片构架的设计一般是通过专门的硬件设计语言 Hardware Description Languages (HDL)来完成,所谓硬件设计语言( HDL)顾名思义,是一种用来描述硬件工作过程的语言。现在被使用的比较多的有 Verilog 、 VHDL。 这些语言写成的代码能够用专门的合成器生成逻辑门电路的连线表和布局图,这些都是将来发给芯片代工厂的主要生产依据。对于硬件设计语言( HDL)一般的人都基本上不会接触到,我们在这里只给大家简略的介绍一下:在程序代码的形式上 HDL 和 C 也没有太大的不同,但他们的实际功能是完全的不同。比如下面这个 Verilog语言中非常基本的一条语句:always@(posedge clock) Q <= D;这相当于 C 里面的一条条件判断语句,意思就是在时钟有上升沿信号的时候,输出信号 ''D'' 被储存在''Q''。 就是通过诸如此类的语句描述了触发器电路组成的缓存和显存之间数据交换的基本方式。综合软件就是依靠这些代码描述出来的门电路的工作方式关系生成电路的。在芯片的设计阶段基本上都是通过工程师们通过 Verilog 语言编制 HDL 代码来设计芯片中的所

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芯片封装类型(搜集整理各种芯片封装的介绍及运用) 2P

芯片封装类型搜集整理各种芯片封装的介绍及运用.doc

1、DIPDIP 是 20 世纪 70 年代出现的封装形式。它能适应当时多数集成电路工作频率的要求,制造成本较低,较易实现封装自动化印测试自动化,因而在相当一段时间内在集成电路封装中占有主导地位。 但 DIP 的引脚节距较大(为 2.54mm),并占用 PCB 板较多的空间,为此出现了 SHDIP 和 SKDIP 等改进形式,它们在减小引脚节距和缩小体积方面作了不少改进,但 DIP 最大引脚数难以提高( 最大引脚数为 64 条)且采用通孔插入方式,因而使它的应用受到很大限制。2、PGA为突破引脚数的限制,20 世纪 80 年代开发了 PGA 封装,虽然它的引脚节距仍维持在 2.54mm 或1.77mm,但由于采用底面引出方式,因而引脚数可高达 500 条~600 条。3、SOP随着表面安装技术 (surface mounted technology, SMT)的出现,DIP 封装的数量逐渐下降,表面安装技术可节省空间,提高性能,且可放置在印刷电路板的上下两面上。 SOP 应运而生,它的引脚从两边引出,且为扁平封装,引脚可直接焊接在 PCB 板上,也不再需要插座。它的引脚节距也从 DIP 的 2.54 mm 减小到1.77mm。后来有 SSOP 和 TSOP 改进型的出现,但引脚数仍受到限制。4、QFPQFP 也是扁平封装,但它们的引脚是从四边引出,且为水平直线,其电感较小,可工作在较高频率。引脚节距进一步降低到 1.00mm,以至 0.65 mm 和 0.5 mm,引脚数可达 500 条,因而这种封装形式受到广泛欢迎。但在管脚数要求不高的情况下,SOP 以及它的变形 SOJ(J 型引脚)仍是优先选用的封装形式,也是目前生产最多的一种封装形式。方形扁平封装-QFP (Quad Flat Package)[特点] 引脚间距较小及细,常用于大规模或超大规模集成电路封装。必须采用 SMT(表面安装技术) 进行焊接。操作方便,可靠性高。芯片面积与封装面积的比值较大。小型外框封装-SOP (Small Outline Package)[特点] 适用于 SMT 安装布线,寄生参数减小,高频应用,可靠性较高。引脚离芯片较远,成品率增加且成本较低。 芯片面积与封装面积比值约为 1:8小尺寸 J 型引脚封装-SOJ (Smal Outline J-lead)有引线芯片载体-LCC (Leaded Chip Carrier)据1998年统计,DIP 在封装总量中所占份额为15%,SOP 在封装总量中所占57%, QFP 则占12% 。预计今后 DIP 的份额会进一步下降,SOP 也会有所下降,而 QFP 会维持原有份额,三者的总和仍占总封装量的80%。以上三种封装形式又有塑料包封和陶瓷包封之分。塑料包封是在引线键合后用环氧树脂铸塑而成,环氧树脂的耐湿性好,成本也低,所以在上述封装中占有主导地位。陶瓷封装具有气密性高的特点,但成本较高,在对散热性能、电特性有较高要求时,或者用于国防军事需求时,常采用陶瓷包封。5、PLCCPLCC 是一种塑料有引脚( 实际为 J 形引脚) 的片式载体封装(也称四边扁平 J 形引脚封装 QFJ (quad flat J-lead package)),所以采用片式载体是因为有时在系统中需要更换集成电路,因而先将芯片封装在一种载体(carrier)内,然后将载体插入插座内,载体和插座通过硬接触而导通的。这样在需要时,只要在插座上取下载体就可方便地更换另一载体。6、LCCLCC 称陶瓷无引脚式载体封装(实际有引脚但不伸出。它是镶嵌在陶瓷管壳的四侧通过接触而导通)。有时也称为 CLCC,但通常不加 C。在陶瓷封装的情况下。

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芯片封装引线电性能的测试 5P

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第22卷第2期 2004年6月 慕藏 舔 耩囊 JICHENGDIANLUTONGXUN V01.22 No.2 JurL 2004 芯片封装引线电性能的测试 李丙旺 (中国兵器工业第214研究所蚌埠233042) 摘要 随着集成电路的高速化、高集成化、高密度化封装的发展,封装引线的电性能对集成电路 的影响越来越大,封装引线电性能的测试与控制也越显重要。 关键词 引线电阻 引线电容 引线电感 1 引 言 集成电路封装电性能主要包括引线电阻、引 线间绝缘电阻、引线问电容及负载电容、引线电感 等。随着集成电路朝着高速、高性能、高密度封装 方向发展,封装的电性能对集成电路性能的影响 也越来越大,因此必须加以检测与控制。 2 引线电阻 引线电阻是集成电路共烧陶瓷封装所特有的 金属化引线电阻。共烧陶瓷封装是以金属化引线 来做内部连接的,其阻值较大,且封装结构金属化 引线的布线图形、引线形状、制作引线材料和工艺 等不同,都会造成金属化引线电阻的不同,甚至在 同一个封装内,不同引线之间也可能相差较大。 因此,引线电阻如果控制不好,将会引起不必要的 压降,导致集成电路的功耗和噪声加大。 引线电阻的表达式为: R=pl/db(fD (1) 式中R为引线电阻(Q),p为引线材料的电阻 率(Q·mm),d为引线材料的厚度(ram),l为引线 材料的长度(nm),b为引线材料的宽度(nm)。从 (1)式可以看出,要减小引线电阻必须减小引线长 度,在允许范围内适当增加引线截面积,选用电阻 率较小的金属浆料和合理的制作工艺。 共烧陶瓷封装的表面,常采用钼、钨、锰等金 属进行金属化,但钼、钨、锰等都是些电阻率较高 的材料,所制成的引线的引线电阻也较大。因此, 在共烧陶瓷封装工艺质量中,引线电阻是一项电 特性的重要指标,不同于其他封装结构。所以,选 定一种材料后,必须制定其热膨胀系数、颗粒细度 和烧成温度等方面都能相适应的组合配方,使共 烧后能达到一定的金属化结合强度和较低的引线 电阻。 表l CDIP的引线电阻规范值 8. 14, 引线数 20, 22 24 28 40 42 48 64 16, 18 电阻值(Q) O.2 O.25 O.3 O.35 O.4 O.6 O.7 O.8 引线电阻的测试方法是将一欧姆表(精度≤ -F4mf1)的低端接一探针台(四探针)的两根探针, 并将两根探针靠近置于外引线台肩上或外部引线 的中央,将欧姆表高端的另两根探针靠近置于内 腔引线末端0.127 mm范围内,调节欧姆表测得 引线电阻值。表1为引线电阻规范值,表二为引 维普资讯 http://www.cqvip.com www.bbcyw.com18 溅溉 遘 第22卷第2期 线电阻实测值,任一引线电阻值大于规范值均为 失效。表2中2、4测试点为各自的最长引线,从 测试数据可以看出引线数越多,其最长引线与其 线电阻影响较大,因为引线越多,其最长引线也就 越长,而无暗引线的其他引线长度的改变则无明 显变化。 他引线的电阻差值就越大。这说明引线长度对引 影响引线电阻的几个主要因素: 表2 共烧陶瓷引线电阻测试值 8 14 18 24 28 电阻值(Q)\ ~\ \ 测试点—\ 1 O.O63 0.073 O.1O6 O.O94 O。1O6 2 O.O95 O。1O2 O.195 O.262 0,285 3 O。O67 O.O81 O.1O3 O,O96 0,099 4 0.O93 O。121 O。198 O.255 0.279 5 O.O69 0,070 O.O96 O.1O3 0.098 (1)金属化浆料中的钼、钨及瓷料配比不当, 增加瓷粉比例可以提高金属化结合强度,但同

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芯片封装详细图解 42P

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LogoIntroduction of IC Assembly ProcessIC封装工艺简介艾LogoIC Process FlowCustomer客 户IC DesignIC设计Wafer Fab晶圆制造Wafer Probe晶圆测试Assembly& TestIC 封装测试SMTIC组装LogoIC Package ( IC的封装形式)Package--封装体:?指芯片( Die)和不同类型的框架( L/F)和塑封料( EMC)形成的不同外形的封装体。?IC Package种类很多,可以按以下标准分类:? 按封装材料划分为:金属封装、陶瓷封装、塑料封装? 按照和 PCB板连接方式分为:PTH封装和 SMT封装? 按照封装外型可分为:SOT、 SOIC、 TSSOP、 QFN、 QFP、 BGA、 CSP等;LogoIC Package ( IC的封装形式)? 按封装材料划分为:金属封装陶瓷封装 塑料封装金属封装主要用于军工或航天技术,无商业化产品;陶瓷封装优于金属封装,也用于军事产品,占少量商业化市场;塑料封装用于消费电子,因为其成本低,工艺简单,可靠性高而占有绝大部分的市场份额;LogoIC Package ( IC的封装形式)? 按与 PCB板的连接方式划分为:PTHSMTPTH-Pin Through Hole, 通孔式;SMT-Surface Mount Technology,表面贴装式。目前市面上大部分 IC均采为 SMT式的SMTLogoIC Package ( IC的封装形式)? 按封装外型可分为:SOT 、 QFN 、 SOIC、 TSSOP、 QFP、 BGA、 CSP等;? 决定封装形式的两个关键因素 :? 封装效率。芯片面积 /封装面积,尽量接近 1:1;? 引脚数。引脚数越多,越高级,但是工艺难度也相应增加;其中, CSP由于采用了 Flip Chip技术和裸片封装,达到了 芯片面积 /封装面积 =1:1,为目前最高级的技术;封装形式和工艺逐步高级和复杂LogoIC Package ( IC的封装形式)? QFN—Quad Flat No-lead Package 四方无引脚扁平封装? SOIC—Small Outline IC 小外形 IC封装? TSSOP—Thin Small Shrink Outline Package 薄小外形封装? QFP—Quad Flat Package 四方引脚扁平式封装? BGA—Ball Grid Array Package 球栅阵列式封装? CSP—Chip Scale Package 芯片尺寸级封装 LogoIC Package Structure( IC结构图)TOP VIEWSIDE VIEWLead Frame 引线框架Gold Wire金 线Die Pad 芯片焊盘Epoxy 银浆Mold Compound 环氧树脂LogoRaw Material in Assembly(封装原材料 )【 Wafer】 晶圆……LogoRaw Material in Assembly(封装原材料 )【 Lead Frame】 引线框架?提供电路连接和 Die的固定作用;?主要材料为铜,会在上面进行镀银、NiPdAu等材料;?L/F的制程有 Etch和 Stamp两种;?易氧化,存放于氮气柜中,湿度小 于 40%RH;?除了 BGA和 CSP外,其他 Package都会采用 Lead Frame,BGA采用的是 Substrate;LogoRaw Material in Assembly(封装原材料 )【 Gold Wire】

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芯片封装测试流程详解 42P

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LogoIntroduction of IC Assembly ProcessIC封装工艺简介艾LogoIC Process FlowCustomer客 户IC DesignIC设计Wafer Fab晶圆制造Wafer Probe晶圆测试Assembly& TestIC 封装测试SMTIC组装LogoIC Package ( IC的封装形式)Package--封装体:?指芯片( Die)和不同类型的框架( L/F)和塑封料( EMC)形成的不同外形的封装体。?IC Package种类很多,可以按以下标准分类:? 按封装材料划分为:金属封装、陶瓷封装、塑料封装? 按照和 PCB板连接方式分为:PTH封装和 SMT封装? 按照封装外型可分为:SOT、 SOIC、 TSSOP、 QFN、 QFP、 BGA、 CSP等;LogoIC Package ( IC的封装形式)? 按封装材料划分为:金属封装陶瓷封装 塑料封装金属封装主要用于军工或航天技术,无商业化产品;陶瓷封装优于金属封装,也用于军事产品,占少量商业化市场;塑料封装用于消费电子,因为其成本低,工艺简单,可靠性高而占有绝大部分的市场份额;LogoIC Package ( IC的封装形式)? 按与 PCB板的连接方式划分为:PTHSMTPTH-Pin Through Hole, 通孔式;SMT-Surface Mount Technology,表面贴装式。目前市面上大部分 IC均采为 SMT式的SMTLogoIC Package ( IC的封装形式)? 按封装外型可分为:SOT 、 QFN 、 SOIC、 TSSOP、 QFP、 BGA、 CSP等;? 决定封装形式的两个关键因素 :? 封装效率。芯片面积 /封装面积,尽量接近 1:1;? 引脚数。引脚数越多,越高级,但是工艺难度也相应增加;其中, CSP由于采用了 Flip Chip技术和裸片封装,达到了 芯片面积 /封装面积 =1:1,为目前最高级的技术;封装形式和工艺逐步高级和复杂LogoIC Package ( IC的封装形式)? QFN—Quad Flat No-lead Package 四方无引脚扁平封装? SOIC—Small Outline IC 小外形 IC封装? TSSOP—Thin Small Shrink Outline Package 薄小外形封装? QFP—Quad Flat Package 四方引脚扁平式封装? BGA—Ball Grid Array Package 球栅阵列式封装? CSP—Chip Scale Package 芯片尺寸级封装 LogoIC Package Structure( IC结构图)TOP VIEWSIDE VIEWLead Frame 引线框架Gold Wire金 线Die Pad 芯片焊盘Epoxy 银浆Mold Compound 环氧树脂LogoRaw Material in Assembly(封装原材料 )【 Wafer】 晶圆……LogoRaw Material in Assembly(封装原材料 )【 Lead Frame】 引线框架?提供电路连接和 Die的固定作用;?主要材料为铜,会在上面进行镀银、NiPdAu等材料;?L/F的制程有 Etch和 Stamp两种;?易氧化,存放于氮气柜中,湿度小 于 40%RH;?除了 BGA和 CSP外,其他 Package都会采用 Lead Frame,BGA采用的是 Substrate;LogoRaw Material in Assembly(封装原材料 )【 Gold Wire】

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芯片测试的几个术语及解释 2P

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CP、FT 、WATCP 是把坏的 Die 挑出来,可以减少封装和测试的成本。可以更直接的知道 Wafer 的良率。FT 是把坏的 chip 挑出来;检验封装的良率。现在对于一般的 wafer 工艺,很多公司多把 CP 给省了;减少成本。CP 对整片 Wafer 的每个 Die 来测试而 FT 则对封装好的 Chip 来测试。CP Pass 才会去封装。然后 FT,确保封装后也 Pass。WAT 是 Wafer Acceptance Test,对专门的测试图形(test key)的测试,通过电参数来监控各步工艺是否正常和稳定;CP 是 wafer level 的 chip probing,是整个 wafer 工艺,包括 backgrinding 和 backmetal(if need) ,对一些基本器件参数的测试,如 vt(阈值电压) ,Rdson(导通电阻) ,BVdss (源漏击穿电压) ,Igss(栅源漏电流) ,Idss(漏源漏电流)等,一般测试机台的电压和功率不会很高;FT 是 packaged chip level 的 Final Test,主要是对于这个(CP passed)IC 或 Device 芯片应用方面的测试,有些甚至是待机测试;Pass FP 还不够,还需要做 process qual 和 product qualCP 测试对 Memory 来说还有一个非常重要的作用,那就是通过 MRA 计算出 chip level 的Repair address,通过 Laser Repair 将 CP 测试中的 Repairable die 修补回来,这样保证了yield 和 reliability 两方面的提升。CP 是对 wafer 进行测试,检查 fab 厂制造的工艺水平FT 是对 package 进行测试,检查封装厂制造的工艺水平对于测试项来说,有些测试项在 CP 时会进行测试,在 FT 时就不用再次进行测试了,节省了 FT 测试时间;但是有些测试项必须在 FT 时才进行测试(不同的设计公司会有不同的要求)一般来说,CP 测试的项目比较多,比较全; FT 测的项目比较少,但都是关键项目,条件严格。但也有很多公司只做 FT 不做 CP(如果 FT 和封装 yield 高的话,CP 就失去意义了) 。在测试方面,CP 比较难的是探针卡的制作,并行测试的干扰问题。FT 相对来说简单一点。还有一点,memory 测试的 CP 会更难,因为要做 redundancy analysis,写程序很麻烦。CP 在整个制程中算是半成品测试,目的有 2 个,1 个是监控前道工艺良率,另一个是降低后道成本(避免封装过多的坏芯片) ,其能够测试的项比 FT 要少些。最简单的一个例子,碰到大电流测试项 CP 肯定是不测的(探针容许的电流有限) ,这项只能在封装后的 FT 测。不过许多项 CP 测试后 FT 的时候就可以免掉不测了(可以提高效率) ,所以有时会觉得 FT的测试项比 CP 少很多。应该说 WAT 的测试项和 CP/FT 是不同的。CP 不是制造(FAB )测的!而 CP 的项目是从属于 FT 的(也就是说 CP 测的只会比 FT 少) ,项目完全一样的;不同的是卡的 SPEC 而已;因为封装都会导致参数漂移,所以 CP 测试 SPEC 收的要比 FT 更紧以确保最终成品 FT 良率。还有相当多的 DH 把 wafer 做成几个系列通用的 die,在 CP 是通过trimming 来定向确定做成其系列中的某一款,这是解决相似电路节省光刻版的最佳方案;所以除非你公司的 wafer 封装成 device 是唯一的,且 WA

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向65nm工艺提升中的半导体清洗技术 4P

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电 子 工 业 专 用 设 备!#$%&’() *+, !-’.),+($. /,+0#.)1 23(#*3.)#,$(4( 总 第 !# 期 )!#$ %%&收 稿 日 期 : !#$%$!#作 者 简 介 : 童 志 义 ( &’#!$) , 男 , 甘 肃 平 凉 人 , 高 级 工 程 师 , 现 主 要 从 事 半 导 体 设 备 技 术 信 息 研 究 及 管 理 工 作 。随 着 半 导 体 器 件 制 造 工 艺 的 不 断 提 升 , 全 球 已经 迎 来 了 ’ () 工 艺 、 ! * )) 圆 片 大 生 产 时 代 。在 ! * )) 圆 片 、 ’ () 铜 工 艺 的 技 术 驱 动 下 ,!+ 年 全 球 半 导 体 设 备 市 场 比 !* 年 增 长 了%,-&., 达 *,-/ 亿 美 元 。 其 中 半 导 体 清 洗 设 备 市 场比 !* 年 增 长 %&-!., 达 &%-,* 亿 美 元 。 单 片 式 清洗 设 备 市 场 的 份 额 正 在 快 速 增 大 , 预 计 到 !/ 年将 达 整 个 湿 法 清 洗 设 备 市 场 的 +., 达 %-* 亿 美元 。半 导 体 清 洗 工 艺 主 要 是 去 除 硅 片 上 的 粒 子 和金 属 污 染 、 有 机 物 、 在 刻 蚀 、 布 线 工 序 中 的 抗 蚀 剂 去胶 , 去 除 化 合 物 以 及 012 后 的 清 洗 。向 #$%&’ 工 艺 提 升 中 的 半 导 体 清 洗 技 术童 志 义( 中 国 电 子 科 技 集 团 公 司 第 四 十 五 研 究 所 , 北 京 东 燕 郊 !!#!)摘 要 : 由 于 器 件 尺 寸 由 ’% () 技 术 节 点 向 #& () 节 点 的 缩 进 , 在 前 道 工 艺 的 湿 法 清 洗 中 去 除%$! ) 及 更 小 尺 寸 的 污 染 粒 子 正 在 成 为 一 种 新 的 技 术 挑 战 。 评 价 了 在 向 #& () 技 术 节 点 的 迈 进中 , 器 件 的 新 结 构 、 新 材 料 对 于 清 洗 设 备 提 出 的 各 种 技 术 挑 战 及 应 对 无 损 伤 和 抑 制 腐 蚀 损 伤 的 清洗 技 术 。 指 出 了 单 片 式 清 洗 技 术 的 应 用 前 景 及 干 法 清 洗 与 湿 法 清 洗 技 术 共 存 的 可 能 性 。关 键 词 : 污 染 控 制 ; 圆 片 清 洗 ; 单 圆 片 清 洗 ; 低 ! 材 料 ; 高 深 宽 比 结 构 ; $%& 后 清 洗 ; 干法 清 洗中 图 分 类 号 : 34*#-’, 文 献 标 识 码 : 5 文 章 编 号 : &+$+#,6!#7,$&#$*5’&$.+(0#.)+, 6-’3($(4 7’.8(+-+49 *+, :$1$(4 )+ ; +#?; @>A>BCD; E(A GH 0I30J K>?1),3.)@ 5A ?;> E0 O>PA A C>OFD> HCG) ’ () ?G ?;> %# () (GO> M>(>CB?DG)SD;BTT>(M> ?G C>)GP> ?;> UBC?A -& ) GC A)BTT>C CJ ?;> XBCD;(GTGM= D;BT$T>(M>A B(O DT>B(D;(TGM$HC>> B(O C>A?CB HGC DT>B(MF(? FA>O %# () O>P M>(>CB?S A?CF>?BC>A B(O )B?>CPBT

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系统芯片SOC设计 41P

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第八章 ?系统芯片 SOC设计SoC概述l SoC是系统级集成,将构成一个系统的软 /硬件集成在一个单一的 IC芯片里。l 它一般包含片上总线、 MPU核、 SDRAM/DRAM、FLASH ROM、 DSP、 A/D、 D/A、 RTOS内核、网络协议栈、嵌入式实时应用程序等模块,同时,它也具有外部接口,如外部总线接口和 I/O端口。通常, SoC中包含的一些模块是经过预先设计的系统宏单元部件( Macrocell) 或核( Cores) , 或者例程( Routines), 称为 IP模块,这些模块都是可配置的。SoC概述l 以超深亚微米 VDSM( Very Deep Sub Micron) 工艺和知识产权 IP( Intellectual Property) 核复用(Reuse) 技术为支撑。l 是当今超大规模集成电路的发展趋势,也是 21世纪集成电路技术的主流,为集成电路产业提供了前所未有的广阔市场和难得的发展机遇。l 设计中,设计者面对的不再是电路芯片;而是能实现设计功能的 IP模块库。l 设计不能一切从头开始,要将设计建立在较高的基础之上,利用己有的 IP芯核进行设计重用。l 建立在 IP芯核基础上的系统级芯片设计技术,使设计方法从传统的电路级设计转向系统级设计。基本概念l 系统芯片:将一个系统的多个部分集成在一个芯片上l 广义:将信息获取、处理、存储、交换甚至执行功能集成l 狭义:将信息处理、存储、交换等功能集成单芯片蓝牙 SoC系统框架图l 特征:含有实现复杂功能的 VLSI使用嵌入式 CPU和 DSP采用 IP核进行设计采用 VDSM技术具有从外部对芯片编程的功能l SOC三大支撑技术:软硬件协同设计技术IP设计和复用技术超深亚微米设计技术IP:Intellectual?Propertyl IP:??具有知识产权的经过验证、性能优化、可以被复用的功能模块或子系统。l IP核, IP模块,系统宏单元,虚拟部件l IP复用:对系统中的有些模块直接用现成的 IP来实现SOC与集成电路设计的区别l 采用 IP设计方法,提高产能l 软硬件同时进行设计调试l 不同系统兼容l 集成度高,设计验证难l VDSM技术的采用使设计从面相逻辑转向面相互联l EDA工具还未成熟l 集成嵌入式软件l 系统芯片:通过 IP核复用来提高设计产能,通过系统集成来涵盖不同的技术,进行混合技术设计,包括嵌入式、高性能或低功耗逻辑、模拟、射频等技术的集成。2.?SOC设计过程l 要求 ——>系统描述l 设计高层次算法级模型,验证l 对系统进行软硬件划分,定义接口l 进行软硬件协同仿真验证l 对硬件进一步划分成数个宏单元,并集成验证l 系统集成,验证测试嵌入式系统的典型设计过程 l 软硬件协同设计:实际上就是一个系统的软件部分、硬件部分协同开发的过程。在整个设计过程中,考虑系统软 硬件部分之间的相互作用以及探索它们之间的权衡划分,实际的软 硬件协同设计覆盖设计过程中的许多问题,包括系统说明与建模、异构系统的协同仿真、软 硬件划分、系统验证、编译、软 硬件集成、界面生成、性能与花费评估、优化等,其中软 硬件划分是协同设计中最主要的挑战,它直接影响最后产品的性能与价格。3.?SOC关键技术和问题l 软硬件协同设计软硬件划分,协同指标定义,协同分析,协同模拟,协同验证,接口综合l 在进行软硬件划分时,通常有两个主要的任务:第一,分配( allocation), 也就是选择系统部件的过程,包括选择系统部件的类型、确定每种类型的数量;第二,划分( partitioning), 在选择的部件上分配系统的功能,也就是把系统的功能进行合理的分块,使每一块映

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无线通讯技术(华为) 201页 4.8M 201P

无线通讯技术华为 201页 4.8M.pdf

目G01G01录G01G01 G02G01G02G03 G04G05G06G07G08G09G0AG0BG0C............................................................................................................. 1G01G02G01G03G03G01G02G02G02G02G0无线通信系统无线通信系统无线通信系统无线通信系统G01G01G05G02G04G03G03G44G45G05G06G29G2AG31G32G49G4AG02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G0目G01G01录G01G01G01G06G02G0EG02G04G03G03G87G88G86G7CG02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02无线通信系统无线通信系统无线通信系统无线通信系统G01G02G0CG02G0CG02G04G03G03G0DG12G13G13G21G0DG01G11G13G13G03G1CG14G0AG09G5DG5EG6BG6CG02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G0目G01G01录G02G0EG02G06G03G03G46G6EGC0G37GC1G73G3AGCFGD0G29G2AG02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02无线通信系统无线通信系统无线通信系统无线通信系统G02G01G10G02G10G02G04G03G03G20G07G1FG14G03G26G0FG1EG1DG07G09GC9GC3G68G69G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G0插G01G01图G02G01G01G03 G04GE6G01G27G01G03G03G13G14GE7GE8G09G15G16G68G69GE9GEAGE6G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G无线通信系统无线通信系统无线通信系统无线通信系统G02G01G01G01GE6G06G27G01G12G03G03G0DG0AG1FGF5GF6G9FG72G09G46G47G99G94G02G02G02G02G02G02G02G02G02G02G02G02G02G02G02G0

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图形芯片设计全过程 11P

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图形芯片设计全过程人类对视觉信号天生的敏感决定了对图形处理硬件性能的渴求成了现阶段硬件产业最炙手可热的话题。与满足听觉的音频设备相比,现在的图形处理技术水平给图形处理还留有很大的发展空间,要实现电影级别的实时三维渲染效果还有很长一段路要走。这就决定了这个产业的竞争充满了变数,在技术开发和市场推广策略上稍有不慎就会别别人赶超。为了应付激烈的行业竞争,图形处理芯片产业的各个厂商为了作为一种 ASIC(Application Specific Integrated Circuit)特定用途集成电路已经衍生出特定运作的策略,产品研发程序,以保持自身在整个产业的竞争力水平。现将图形芯片设计研发的全过程介绍给大家,以供大家学习,事实上现在绝大多数的图形芯片设计厂商都是依照这个程序来进行新品研发的。 确定研发方案和硬件语言描述与任何一个靠生产产品谋求发展的企业一样,设计推出一款新的 GPU 的第一步理所当然的是市场的调研和产品的开发规划。在这段时间内,未来产品的相关定位,主要占领的市场范围等话题都被提到桌面上讨论,这些问题讨论的结果最终将决定产品最终的研发方案的大体内容:研发成本,研发周期以及开发过程中需要的资源等等。 接下来就要在研发方案确定的大方向的技术上研究从生产工艺,芯片代工等具体的细节问题进行商议。在成本的限制范围内决定诸如集成晶体管数量等物理参数;紧接着就要在符合生产工艺的芯片代工厂中做出选择了,决定这个的因素很多,当然第一点是能提供生产芯片要求的工艺水平,比如 0.15 微米,0.13 微米,甚至 90 纳米,其次是代工厂的产品质量和价格因素。当然很多时候芯片在设计的时候就计划使用比较超前的工艺,保证选择的代工厂(即芯片生产的公司比如 TSMC )在芯片设计完成开始投片的时候完成相关工艺改造是十分重要的,如果你在这一点上面做出错误的判断,那对公司造成的损失是巨大的,因为图形芯片行业是一个最求速度的产业,Nv30 被芯片代工厂拖累,眼看着 ATI 在高端大量出货也是没辙。因为在生产工艺已经决定的情况下,如果要在回过头来修订成别的工艺指标,那进行的工作又会持续几个月,其中的工作量不比重新一块芯片要少多少! 当这一切前期环节确定以后,就开始我们这篇文章最主要的部分了,显示芯片构架的设计。一个设计团队被组织起来定义 GPU 支持的技术特征并且制定整个设计工作的日程表(比如团队 1 在三周内完成反锯齿单元的设计)。在我们深入介绍芯片的设计过程之前,我们先来了解一下现在芯片制造公司一般的设计流程。 现在,芯片构架的设计一般是通过专门的硬件设计语言 Hardware Description Languages (HDL)来完成,所谓硬件设计语言( HDL)顾名思义,是一种用来描述硬件工作过程的语言。现在被使用的比较多的有 Verilog 、 VHDL。 这些语言写成的代码能够用专门的合成器生成逻辑门电路的连线表和布局图,这些都是将来发给芯片代工厂的主要生产依据。对于硬件设计语言( HDL)一般的人都基本上不会接触到,我们在这里只给大家简略的介绍一下:在程序代码的形式上 HDL 和 C 也没有太大的不同,但他们的实际功能是完全的不同。比如下面这个 Verilog 语言中非常基本的一条语句: always@(posedge clock) Q <= D; 这相当于 C 语言里面的一条条件判断语句,意思就是在时钟有上升沿信号的时候,输出信号 ''D'' 被储存在''Q''。就是通过诸如此类的语句描述了触发器电路组成的缓存和显存之间数据交换的基本方式。合成器就是依靠这些代码描述出来的门电路的工作方式关系生成电路的。在芯片的设计阶段基本上都是通过工程

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数字电路寄存器级电路整理介绍 5P

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数字电路寄存器级电路整理介绍 数字电路寄存器级电路整理介绍 一、数字电路整理的两个阶段 电路整理是指从平面化电路到层次化电路的过程。 对于数字电路的整理通常可以分为两个阶段: 第一阶段是从门级电路到寄存器级电路,此环节是把所有的寄存器、计数器、时钟树、测试链、存储模块译码器等基本模块整理清楚,同时还会把主要数据流向分析清楚。寄存器级整理芯片电路整理分析的必要环节,主要利用电路结构分析知识,与芯片应用领域知识基本无关,因此,其技术难度并不高,但是寄存器级电路整理的工作量通常很大,并且工作量随着芯片规模的增大而加速增加,当规模达到百万门级以上时,电路整理已变得几乎不太可能。 第二阶段是从整理后的寄存器级电路到用户所需要的层次化电路。 第二阶段的工作量一般不会很大,但技术难度较高。由于电路整理的具体应用不同,第二阶段的整理结果也呈现不同的形式。例如:如果是芯片仿制,电路整理的结果只要满足电路仿真验证的需要即可,因此第二阶段的整理工作就是划分电路功能模块。如果是电路的完全参考理解,第二阶段的整理就必须对功能模块,甚至每一个信号线都必须分析清楚才可以。数字电路整理两个阶段特点总结如下图表所示。 必要性 整理依据 工作量 工作量与规模关系 技术难度 技能要求 第一阶段 必要 电路结构 大 随规模增大加速 较小 基本电路知识 第二阶段 由目的确定 应用要求 较小 与电路相关 高 芯片领域知识 二、寄存器级电路整理 (一)寄存器级电路整理内容 ( 1)组合电路 时钟树、译码器 /编码器、多路复用器、奇偶校验电路、数字比较器等。 门级电路 寄存器级整理 功能模块划分 芯片仿制 完全整理分析 完全参考理解 寻找需要电路结构 专利分析 分析存储读写结构 芯片解密 …… …… 电路输入 第一阶段 第二阶段 具体应用 数字电路整理流程图 www.bbcyw.com 数字电路寄存器级电路整理介绍 ( 2)时序电路 多位数据寄存器、移位寄存器、同步 /异步计数器、分频器等。 ( 3)存储电路 存储器地址译码器等。 ( 4)数据流向 数据流向基本整理清晰。 (二)寄存器级电路整理给客户带来的价值 ( 1)大大地缩短了电路整理周期 寄存器级整理是从大量零散的门电路开始,在整个整理过程中是工作量最大,耗时最长的环节,并且随着电路的规模的增加,工作量将加速增大,软件的操作速度也会大大降低,当规模达到百万门级以上时, 不借助专业的软件工具和团队几乎已无法完成寄存器级电路的整理工作。例如一个 10 万个单元的门电路,经过寄存器级电路整理后,单元数量即可由 10万减少至 1- 2 万,由此可见寄存器级电路整理的工作量是非常巨大的。因此依靠北京芯愿景公司的专业服务,可以大大地缩减客户电路整理和分析时间。 ( 2)客户可以更多地关注核心业务 寄存器级电路整理主要是利用电路结构知识进行整理,与芯片所属的领域知识基本无关,相对而言技术难度不高,但是却需要投入大量的人力去完成,因此客户把此环节工作外包给专业的公司完成,不但不会对客户影响客户的技术积累,而且还会使客户把更多的精力投入到核心业务中,有利于核心能力的建立。 ( 3)精简客户设计团队,降低运营成本 大规模数字电路的整理,需要大团队投入,让大量设计人员投入到并非公司的核心业务上,从某种意义上将是对公司资源的一种浪费。另外设计公司设计项目的

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深入剖析电感电流-DCDC_电路中电感的选择. 7P

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深入剖析电感电流 -- DC/DC 电路中电感的选择 2008年11月07日 星期五 13:42 简介 在开关电源的设计中电感的设计为工程师带来的许多的挑战。 工程师不仅要选择电感值,还要考虑电感可承受的电流,绕线电阻,机械尺寸等等。本文专注于解释:电感上的DC电流效应。这也会为选择合适的电感提供必要的信息。 理解电感的功能 电感常常被理解为开关电源输出端中的LC滤波电路中的L(C是其中的输出电容)。虽然这样理解是正确的,但是为了理解电感的设计就必须更深入的了解电感的行为。 在降压转换中(Fairchild典型的开关控制器),电感的一端是连接到DC输出电压。另一端通过开关频率切换连接到输入电压或GND。 在状态1过程中,电感会通过(高边 “high-side”)MOSFET连接到输入电压。在状态2过程中,电感连接到GND。由于使用了这类的控制器,可以采用两种方式实现电感接地:通过二极管接地或通过(低边“low-side”)MOSFET接地。如果是后一种方式,转换器就称为“同步(synchronus)”方式。 现在再考虑一下在这两个状态下流过电感的电流是如果变化的。在状态1过程中, 电感的一端连接到输入电压, 另一端连接到输出电压。 对于一个降压转换器,输入电压必须比输出电压高,因此会在电感上形成正向压降。相反,在状态2过程中,原来连接到输入电压的电感一端被连接到地。对于一个降压转换器,输出电压必然为正端,因此会在电感上形成负向的压降。 我们利用电感上电压计算公式: V=L(dI/dt) 因此,当电感上的电压为正时(状态1),电感上的电流就会增加;当电感上的电压为负时(状态2),电感上的电流就会减小。通过电感的电流如图2所示:通过上图我们可以看到, 流过电感的最大电流为DC电流加开关峰峰电流的一半。上图也称为纹波电流。根据上述的公式,我们可以计算出峰值电流: 其中,ton是状态1的时间,T是开关周期(开关频率的倒数),DC为状态1的占空比。 警告:上面的计算是假设各元器件(MOSFET上的导通压降,电感的导通压降或异步电路中肖特基二极管的正向压降) 上的压降对比输入和输出电压是可以忽略的。 如果,器件的下降不可忽略,就要用下列公式作精确计算: 同步转换电路: www.bbcyw.com异步转换电路: 其中, Rs为感应电阻阻抗加电感绕线电阻的阻。 Vf 是肖特基二极管的正向压降。R是Rs加MOSFET导通电阻,R=Rs+Rm。 电感磁芯的饱和度 通 过已经计算的电感峰值电流,我们可以发现电感上产生了什么。很容易会知道,随着通过电感的电流增加,它的电感量会减小。这是由于磁芯材料的物理特性决定 的。电感量会减少多少就很重要了:如果电感量减小很多,转换器就不会正常工作了。当通过电感的电流大到电感实效的程度,此时的电流称为“饱和电流”。这也 是电感的基本参数。 实际上,转换电路中的开关功率电感总会有一个“软”饱和度。要了解这个概念可以观察实际测量的电感Vs DC电流的曲线: 当电流增加到一定程度后, 电感量就不会急剧下降了, 这就称为“软”饱和特性。如果电流再增加,电感就会损坏了。 注意:电感量下降在很多类的电感中都会存在。例如:toroids,gapped E-cores等。但是,rod core电感就不会有这种变化。 有了这个软饱和的特性,我们就可以知道在所有的转换器中为什么都会规定在DC输出电流下的最小电感量;而且由于纹波电流的变化也不会严重影响电感量。在所有的应用中都希望纹波电流尽量的小,因为它会影响输出电压的纹波。这也就是为什么大家总是很关心DC输出电流下的电感量, 而会在Spec中忽略纹波电流下的电感量。 推挽变换器

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深入大规模芯片设计全过程 5P

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深入大规模芯片设计全过程介绍了 navida 公司设计图象处理芯片(GPU)的全过程,本站对文章中一些专业内容进行了修改和补充,让大家可以对大规模芯片设计的过程,以及 FPGA在 IC 设计中的作用,有一个形象的了解。 前言 人类对视觉信号天生的敏感决定了对图形处理硬件性能的渴求成了现阶段硬件产业最炙手可热的话题。 与满足听觉的音频设备相比,现在的图形处理技术水平给图形处理还留有很大的发展空间, 这就决定了这个产业的竞争充满了变数,在技术开发和市场推广策略上稍有不慎就会别别人赶超。 为了应付激烈的行业竞争, 设计出更高性能的图形处理芯片已经成为各个厂商保持自身竞争力水平最重要的手段。 今天我就来大家做一次特殊的旅行,了解图形芯片设计研发的全过程,事实上现在绝大多数的芯片设计厂商都是依照这个程序来进行新品研发的。 确定研发方案和硬件语言描述 与任何一个靠生产产品谋求发展的企业一样,设计推出一款新的 GPU 的第一步理所当然的是市场的调研和产品的开发规划。在这段时间内,未来产品的相关定位,主要占领的市场范围等话题都被提到桌面上讨论,这些问题讨论的结果 最终将决定产品最终的研发方案的大体内容:研发成本,研发周期以及开发过程中需要的资源等等。 接下来就要在研发方案确定的大方向的技术上研究从生产工艺,芯片代工等具体的细节问题进行商议。在成本的限制范围内决定诸如集成晶体管数量等物理参数;紧 接着就要在符合生产工艺的芯片代工厂中做出选择了,决定这个的因素很多,当然第一点是能提供生产芯片要求的工艺水平,比如 0.15 微米,0.13微米,甚 至 90 纳米,其次是代工厂的产品质量和价格因素。当然很多时候芯片在设计的时候就计划使用比较超前的工艺,保证选择的代工厂(即芯片生产的公司比如 TSMC )在芯片设计完成开始投片的时候完成相关工艺改造是十分重要的,如果你在这一点上面做出错误的判断,那对公司造成的损失是巨大的,因为图形芯片行业是一个 最求速度的产业,在生产工艺已经决定的情况下,如果要在回过头来修订工艺指标,那进行的工作又会持续几个月,其中的工作量不比重新一块芯片要少多少!当这一切前期环节确定以后,就开始我们这篇文章最主要的部分了,显示芯片构架的设计。一个设计团队被组织起来定义 GPU 支持的技术特征并且制定整个设计工作的日程表(比如团队 1 在三周内完成反锯齿单元的设计)。在我们深入介绍芯片的设计过程之前,我们先来了解一下现在芯片制造公司一般的设计流程。 现在,芯片构架的设计一般是通过专门的硬件设计语言Hardware Description Languages (HDL)来完成,所谓硬件设计语言( HDL)顾名思义,是一种用来描述硬件工作过程的语言。现在被使用的比较多的有 Verilog 、 VHDL。 这些语言写成的代码能够用专门的合成器生成逻辑门电路的连线表和布局图,这些都是将来发给芯片代工厂的主要生产依据。对于硬件设计语言( HDL)一般的人都基本上不会接触到,我们在这里只给大家简略的介绍一下:在程序代码的形式上 HDL 和 C 也没有太大的不同,但他们的实际功能是完全的不 同。比如下面这个 Verilog 语言中非常基本的一条语句: always@(posedge clock) Q <= D;这相当于 C 里面的一条条件判断语句,意思就是在时钟有上升沿信号的时候,输出信号 ''D'' 被储存在''Q''。 就是通过诸如此类的语句描述了触发器电路组成的缓存和显存之间数据交换的基本方式。综合软件就是依靠这些代码描述出来的门电路的工作方式关系生成电路的。 在芯片的设计阶段基本上都是通过工程师们通过 Verilog 语言编制 HDL 代

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